AI用半導体（AIシリコン）のボトルネックは、もはやトランジスタではない。電力、メモリ帯域幅、そしてパッケージングだ。9月22日（火）、カリフォルニア州メンローパークで開催されたグローバル半導体同盟（GSA）の米国エグゼクティブ・フォーラムで、150人以上の半導体企業幹部を前に筆者が締めくくりのエグゼクティブ・パネルでモデレーターを務めた際、冒頭で提示した前提がこれだった。
セッションのタイトルは「限界を迎えるシリコン：一刻を争う世界のためのチップ設計（Silicon at the Breaking Point: Designing Chips for a World That Can’t Wait）」だ。壇上には、サムスン半導体社長のポール・チョー、AMDのチーフ・テクノロジー・オフィサー（CTO）であるマーク・ペーパーマスター、ブロードコムの半導体ソリューション・グループ社長であるチャーリー・カワス、そしてOpenAIのハードウェア担当副社長であるリチャード・ホーが並んだ。この業界で35年過ごしてきた筆者は、あえて議論を巻き起こすためにこのセッションの前提を組み立てた。しかし、反論は出なかった。4人のパネリスト全員が最初の回答からこの前提を拡張して論じ、彼らが議論をどこへ導いたかこそが本質だ。つまり、制約の場所は確実に移動しており、それとともにチップ設計者の役割も変化したのだ。
（情報開示：AMD、ブロードコム、サムスンは筆者の会社ムーア・インサイツ＆ストラテジーのクライアントである。以下で言及するエヌビディアとクアルコムも同様だ）
カスタムシリコンはハイパースケーラーのリスクヘッジからフロンティア・ラボの戦略へ
OpenAIとブロードコムは2025年10月に10ギガワット規模の提携を発表し、2026年6月には両社はOpenAI初となるチップ「Jalapeño（ハラペーニョ）」を公開した。同チップは初期設計からテープアウト（製造への引き渡し）までをわずか9カ月で達成した。OpenAIが自社製パーツを開発する理由について、ホーは次のように説明する。電力こそが制限要因であり、既知のワークロード群に狙いを絞ったチップは、モデル、ソフトウェア、シリコン全体で最適化を行うことで、ワット当たり最大のインテリジェンスを提供できるからだ。筆者は6月に、チップサプライヤーが75％以上の設計マージンを取るようになれば、顧客は別の道を模索するだろうと述べたが、現在ではあらゆる主要なハイパースケーラーと上位2社のモデル開発企業がその別の道を進んでいる。今回のパネルディスカッションは筆者の見立てを裏付けたが、ひとつニュアンスが加わった。ホーはカスタムチップを、OpenAIが購入し続けている商用GPUを代替するものではなく、補完するものと位置づけたのだ。
購入単位は「フリート」へ移行し、チップ設計の意味を変革する
筆者がこのフリート中心の説を提示すると、4人のパネリストの意見はそこに収束した。ホーによると、OpenAIの購入単位はもはやチップ単体やラックではない。複数のデータセンターキャンパスにまたがる「フリート（運用群）」全体であり、電力はワークロードに応じて割り振られるという。カワスは、クラスターの訓練に1ギガワットではもはや不十分であり、現在は2〜4ギガワットが必要で、2031年までに単一キャンパスで5〜10ギガワットに達すると予想している。バイヤーがギガワット単位で計画を立てるようになると、チップ設計は単なるダイ（半導体本体）の決定ではなくなり、メモリ、ロジック、パッケージング、ネットワーク、電力にまたがるシステム共設計（コ・デザイン）プロジェクトへと変貌し、調達段階ではなくアーキテクチャ定義の段階で決定されるようになる。
ペーパーマスターの主張は「電力こそがパフォーマンスである」というものだ。最新プロセスノードは依然としてワット当たりの性能向上をもたらすが、コストは大幅に跳ね上がり、立ち上げにも時間がかかる。そのため、そのプレミアムコストは確実に見返りがある部分にしか投じられない。電力の大部分はデータ移動に消費されるため、AMDはチップレット構造と3D積層技術を採用しており、彼は現在、熱管理と冷却を「最優先事項（job one）」と呼んでいる。筆者は2年以上前から、AIのスケーリングにおける真の制約は演算能力ではなく電力であり、これからの3年間のシリコンはテラフロップス当たりのワット数で評価されると述べてきた。汎用ベンダーに対するペーパーマスターの回答は、あらかじめ設計段階で組み込まれた柔軟性であり、それがAMDの「Venice」CPUが6つのバリエーションで出荷される理由だ。そのうちの1つは自律型AI（エージェンティックAI）を標的にしている。
メモリがあらゆる設計の最初のページに躍り出る
2031年までに業界の序列を塗り替える可能性のある制約について、チョーの答えはメモリだった。そして彼はこの夜、最も印象的な言葉を残した。「かつてメモリはコンピュータ・アーキテクチャの教科書の1つの章に過ぎなかったが、2031年までにはあらゆる設計の最初のページになるだろう」。彼の提示した数値は、カリフォルニア大学バークレー校の「AIとメモリの壁（AI and Memory Wall）」研究のデータと合致している。サーバーのピーク演算性能はこの20年で約6万倍に向上したのに対し、DRAMの帯域幅は約100倍にとどまっている。彼の助言はこうだ。「帯域幅の曲線から逆算し、まずメモリを設計した上で、調達段階ではなくアーキテクチャの段階でメモリパートナーを巻き込むべきだ」。
8月のSix Five Summitでチョーにインタビューした際、筆者もこの制約を同様に表現した。AIインフラはメモリ帯域幅、電力、パッケージングをめぐるゲームとなったのだ。筆者の会社Signal65がAMDのスポンサードを受けて実施したAMDの「MI355X」とエヌビディアの「B200」の評価は、そのメカニズムを浮き彫りにした。高並行性かつ長いコンテキストの環境下において、容量の大きい高帯域幅メモリ（HBM）が17％の劣勢を最大1.96倍のリードへと覆したのだ。筆者とチョーの意見が分かれるのは、HBMがもはやコモディティではないという彼の主張だ。筆者は、JEDECの業界標準に従って作られたメモリはピンレベルではコモディティであると主張する。戦略的なメモリの本質は、HBM4積層の下にあるカスタムロジックベースダイや、Compute-under-Memory（メモリ下演算）設計に存在し、後者の最も明確な例が6月にクアルコムが公開したアーキテクチャだ。
次のボトルネックは基板（サブストレート）だ
カワスは、パッケージング分野の外部ではほとんど語られないもうひとつの制約を挙げた。チップの接続部を基板へと渡す層である後工程のICパッケージング基板（サブストレート）は、これまでチップコストの10〜15％を占めるに過ぎなかったが、彼は今後5年間、これがボトルネックになると予想している。7社のサブストレートサプライヤーはファウンドリ（半導体製造受託企業）ほどのスピードで革新を進めていない。サブストレートサプライヤーが現在扱い慣れている1,000〜2,000平方ミリメートルに対し、最先端チップは1万〜1万5,000平方ミリメートルというサイズで設計されている。
ブロードコムの解決策は、2027年後半に終了する同社の会計年度内の稼働開始を目指しているシンガポールのパートナー施設を通じて、自らサブストレート生産に参入することだ。OpenAIのプログラムについて、カワスは以前ならブロードコムのテープアウトサイクルには15〜18カ月かかっていたが、現在は9カ月になったと語った。競合他社の12〜18カ月に対して9カ月という期間は、3年間で少なくとも1世代分リードできる計算になる。筆者の同僚であるマット・キンボールは先月、より広範な指摘をした。「パッケージングはプロセスの後工程から設計の中心へと移動した」と。
AIは設計ループに入ったが、最終承認するのはなおエンジニアだ
ホーによると、AIによってOpenAIの設計サイクルはチームの予想以上に短縮されたが、その結果生まれたのはエンジニアの代替ではなく、エンジニアが「スーパーエンジニア」へと進化する姿だったという。AMDにおけるペーパーマスターのルールは、人間が手作業で行えないような設計空間の探索は自律型AIに任せ、最終的な説明責任は人間のエンジニアが担うというものだ。筆者は2020年に、AIが半導体設計における次のキラーアプリになる可能性があると書いた。6年後、最先端の研究所（フロンティア・ラボ）が自社のシリコンでそれを証明してみせた。半導体設計ソフトウェア（EDA）ベンダーは、これを代替の危機ではなく需要のシグナルと受け取るべきだ。なぜなら、それらのチップをファブ（製造工場）に届ける役割を果たすのは、依然としてケイデンス（Cadence）やシノプシス（Synopsys）だからだ。
カスタムシリコン、HBM供給、サムスンのテキサス新工場が証明すべき課題
このセッションから浮かび上がったことのうち、筆者が個人的なウォッチリストに入れているものが3つある。第1に、第1世代のカスタムAIチップで最初から圧倒的な成果を上げた例を筆者は思いつくことができず、6月のSix Five Podでもそう述べた。それを踏まえると、Jalapeñoの真のテストはそれ以前のテープアウトではなく、2027年におけるギガワットスケールでの商用トークン生成能力となる。第2に、HBMの認定には約1年かかるため、9カ月の設計サイクルは現在、メモリの検証サイクルよりも速く回っている。第3に、チョーはサプライチェーンの強靭性（レジリエンス）もまた、調達の問題ではなくアーキテクチャ定義時に決定される設計入力要素になったと述べ、2027年に顧客向けの量産開始を予定しているサムスンのテキサス州テイラー工場を挙げた。今年3月までその目標時期は2026年末とされていたため、強靭性の確保は予定より遅れることになり、テイラー工場が認定されるまでは、セカンドソースは紙の上にしか存在しないことになる。
2028年に出荷予定のチップを定義するすべての人に対する筆者の助言はこうだ。アーキテクチャレビューの段階でメモリサプライヤーとパッケージングサプライヤーを同席させ、設計サイクルよりも長くなった認定サイクルを見込んだ計画を立て、第2の生産地域（セカンドソース）を確保すること。先端ノードはコストに見合う成果を今ももたらしてくれる。しかし、本当の優位性を手にするのは、初日から演算、メモリ、パッケージング、ネットワーク、電力を共設計する者であり、それこそが今回のステージで得られた合意だった。
